vhdl描述延遲問題 |
缺席
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ex.要把X信號延遲100ns,輸出為Y
使用10MHZ 的振蕩器做為輸入信號CLK.
VHDL裡描述延遲用"<=",CLK信號週期為100ns
PROCESS(CLK) BEGIN IF CLK' EVENT AND CLK='1' THEN Y<=X; END IF; END PROCESS;這樣就ok了,其他細部宣告你自己補上吧. 發表人 - ㊣ 於 2005/05/14 19:56:47
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------------------------------------------------------------------------- 走是為了到另一境界,停是為了欣賞人生;未走過千山萬水,怎知生命的虛實與輕重!? |
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阿信
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max plus2的圖形方式 是有提供一個元件 名稱是 'mcell' 供引用可以達到延遲效果(接越多個mcell延遲時間越久) 可是我的電路要完全用vhdl來描述,就沒辦法用mcell的方法 來解決了 下圖是我的功能要求 cw,ccw輸入(正反轉脈波輸入) dir,clk_out輸出 dir為方向輸出訊號 clk_out為脈波輸出訊號 假設cw輸入一脈波後,dir訊號先變為1,經一段delay 後clk_out再輸出一脈波 假設ccw輸入一脈波後,dir訊號先變為0,經一段delay 後clk_out再輸出一脈波 各位大大,如果有不用延遲的方法,請教教我 謝謝
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sn903209
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ntouwei0307
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