93c46的時序圖 |
缺席
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寶妮
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ssejack
高階會員 發表:87 回覆:143 積分:106 註冊:2005-06-27 發送簡訊給我 |
Hi 寶妮,
您這一個IC係為一三線bus的串列EEPROM,
Atmel 的data-sheet
http://www.atmel.com/dyn/resources/prod_documents/doc5140.pdf
原廠的Data-sheet和您貼的圖名稱不大一樣!但有些符號定義須配合說明故轉用Atmel data-sheet 內的圖來解釋,
因為是同步的工作時序故須注意其它信號和clock間的關係(setup/hold time);必定要滿足minimum setup time和minimum hold time 的須要才能正常的運作.
1.Tskh,Tskl,SK 的 high/low 最低時間,不的小於這兩個須要,也就是工作頻率不得高於此限制.
2.Tcss,CS to SK(clock) setup time.各工作電壓的最少需求於表中有列出.
3 Tdis,Tdih. DI 有效資料與SK rise-edge 的 setup/hold 須求,當兩者其一不夠時有可能寫入非如預期的資料!
4.Tpd0,Tpd1 讀取時輸出之延遲時間不會超過規格的最大值.
這樣有幫助嘛?
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寶妮
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ssejack
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