vhdl 在寫pwm出現一點點的小bug |
答題得分者是:addn
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sn903209
初階會員 發表:53 回覆:86 積分:32 註冊:2005-03-27 發送簡訊給我 |
最近小弟正在用vhdl做一個pwm產生器,不過不知道為什麼當位元數一變多的時後就會產生小小的bug
煩請大大幫小弟解惑。謝謝大大
以下紅色這是產生bug的地方
以下是vhdl的程式
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_ARITH.all; use ieee.std_logic_unsigned.all; entity p10bit_t is port (clk,CLK_1: in std_logic; con: in std_logic_vector(9 downto 0 ); q : out std_logic); end p10bit_t ; architecture a of p10bit_t is signal b:std_logic_vector(9 downto 0); signal c,m,qq,d:std_logic; begin -------------pwm之下數計器----------- process(clk) begin if clk'event and clk='1' then b<= b-1; end if ; end process; --------------------當控制為1111111111時,必免計數器為0時的錯誤-------- c<='1' when con > b else '0' ; m<='1' when con = "1111111111" else '0' ; qq<= c or m; ---------------d型正反器,可濾掉小部分的雜訊------------------ process(clk_1) begin if clk_1'event and clk_1='1' then d<=qq; end if ; end process; q<= d; end a; |
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版主 發表:261 回覆:2302 積分:1667 註冊:2005-01-04 發送簡訊給我 |
請問在未加D型正反器時,會有很多雜訊嗎? c<='1' when con > b else '0' ;
m<='1' when con = "1111111111" else '0' ;
qq<= c or m; 這一段直接改為這樣試試吧: c<='0' when b > con else '1' ; P.S:一般消除雜訊會用延遲電路去消除.
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------------------------------------------------------------------------- 走是為了到另一境界,停是為了欣賞人生;未走過千山萬水,怎知生命的虛實與輕重!? |
sn903209
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sn903209
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版主 發表:261 回覆:2302 積分:1667 註冊:2005-01-04 發送簡訊給我 |
這樣吧,你不要加延遲電路,並把D型正反器部分直接拿掉.
PWM直接由q或c輸出.如果仍然有雜訊,請把模擬的其他訊號接上
並po上來請大家幫你看看吧!(程式中的q,d,qq,c...等) PWM電路我寫過,但並無加過任何正反器或降低雜訊的電路.也都ok.
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sn903209
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版主 發表:261 回覆:2302 積分:1667 註冊:2005-01-04 發送簡訊給我 |
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sn903209
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s831019
一般會員 發表:0 回覆:3 積分:0 註冊:2005-05-02 發送簡訊給我 |
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addn
高階會員 發表:64 回覆:221 積分:202 註冊:2005-03-21 發送簡訊給我 |
你的電路看起來有包含順序邏輯和組合邏輯兩部分 順序邏輯下數記數器會在clk正緣轉態,轉態瞬間 會出現不穩定的狀態數值 而組合邏輯比較器部分,若不穩定狀態值出現con > b 自然會出現雜波現像輸出 若你的應用是在控制馬達或LED等這些雜波可以不用管他 還是可以正常工作的 如果要消除這些雜波可以試試在clk負緣時將qq指定給d process(clk)
begin
if clk'event and clk='0' then
d<=qq;
end if ;
end process; q<=d; 在組合邏輯或組合邏輯順序邏輯混和的電路上 要特別注意glitch現象
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sn903209
初階會員 發表:53 回覆:86 積分:32 註冊:2005-03-27 發送簡訊給我 |
我將addn大大的做法改過一次了,不過有debug一點 ,現在變成在大於1110000000的時後會bug
(本來是大於1000000000)
不知道是不是我有改錯
以下是我的code
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_ARITH.all; use ieee.std_logic_unsigned.all; entity p10bit_t is port (clk,CLK_1: in std_logic; con: in std_logic_vector(9 downto 0 ); q : out std_logic); end p10bit_t ; architecture a of p10bit_t is signal b,bb:std_logic_vector(9 downto 0); signal c,m,qq,d,dd,ddd:std_logic; begin process(clk) begin if clk'event and clk='1' then b<= b-1; end if ; end process; ----------新增加的負緣觸發----------- process(clk) begin if clk'event and clk='0' then bb<=b; end if ; end process; c<='1' when con > bb else '0' ; m<='1' when con = "1111111111" else '0' ; qq<= c or m; process(clk_1) begin if clk_1'event and clk_1='1' then d<=qq; end if ; end process; q<= d; end a;這次這次的圖 給s831019 大大,我用的大概120Mhz 的clk,因為我需用到高頻,因為以後要用到音頻上面, 所以這個bug我覺得應該有點影響才是,我有試過把d形的速度放慢至cld的1/4倍時,到是可以成功的debug 可是這樣好像我一個step要4我的pwm才會有動作,好像就是覺得怪怪 的 感謝各位大大抽空幫我想問題,小弟感謝萬分 |
addn
高階會員 發表:64 回覆:221 積分:202 註冊:2005-03-21 發送簡訊給我 |
請問你的要求會用到2個clk嗎 以下是我修改程式如下,將clk1取消只用一個clk 我這邊測試ok你可以在試試 LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all; entity test3 is
port (clk: in std_logic;
con: in std_logic_vector(9 downto 0 );
test:out std_logic_vector(9 downto 0 );
q : out std_logic);
end test3;
architecture a of test3 is signal b:std_logic_vector(9 downto 0);
signal c,m,qq,d:std_logic;
begin test<=b;
process(clk)
begin
if clk'event and clk='1' then
b<= b-1;
end if ;
end process; c<='1' when con > b else '0' ;
m<='1' when con = "1111111111" else '0' ;
qq<= c or m; process(clk)
begin
if clk'event and clk='0' then
d<=qq;
end if ;
end process; q<=d; end a;
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addn
高階會員 發表:64 回覆:221 積分:202 註冊:2005-03-21 發送簡訊給我 |
拍謝忘記加縮排 重貼程式碼
ShowMessage(" LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; entity test3 is port (clk,CLK_1: in std_logic; con: in std_logic_vector(9 downto 0 ); q : out std_logic); end test3; architecture a of test3 is signal b:std_logic_vector(9 downto 0); signal c,m,qq,d:std_logic; begin process(clk) begin if clk'event and clk='1' then b<= b-1; end if ; end process; c<='1' when con > b else '0' ; m<='1' when con = "1111111111" else '0' ; qq<= c or m; process(clk) begin if clk'event and clk='0' then d<=qq; end if ; end process; q<=d; end a; "); |
sn903209
初階會員 發表:53 回覆:86 積分:32 註冊:2005-03-27 發送簡訊給我 |
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addn
高階會員 發表:64 回覆:221 積分:202 註冊:2005-03-21 發送簡訊給我 |
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sn903209
初階會員 發表:53 回覆:86 積分:32 註冊:2005-03-27 發送簡訊給我 |
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s831019
一般會員 發表:0 回覆:3 積分:0 註冊:2005-05-02 發送簡訊給我 |
你的clk跑在120MHz算是很快了
MAX Plus II 的元件都是比較慢的(相對於QuartusII而言)
建議你先從系統上考量是否真的需要跑到120MHz
這麼快將來還會有別的問題產生
如果一定要跑這麼快
換個寫法吧
拿掉 " > " 這個語法 將
c<='1' when con > b else '0' ;
換成
process(clk) begin if (clk'event and clk='1') then if (b='0000000') then c <= '0'; elsif (b=con) then c <= '1'; else c <= c; end if; end if; end process;(PS : VHDL我不熟,語法請自行檢查) clk先用慢速跑,確定沒問題,在跑快的吧!! good luck !! 發表人 - s831019 於 2005/05/04 10:43:50 |
sn903209
初階會員 發表:53 回覆:86 積分:32 註冊:2005-03-27 發送簡訊給我 |
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x8051
一般會員 發表:12 回覆:18 積分:6 註冊:2004-04-15 發送簡訊給我 |
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process(clk)
begin
if clk'event and clk='1' then
b<= b-1;
end if ;
end process;
---------------------------------------------------
c<='1' when con > b else '0' ; --???? 這段程式放在這裡
m<='1' when con = "1111111111" else '0' ; --???? 有點怪怪的?
qq<= c or m; --????
--------------------------------------------------- process(clk)
begin
if clk'event and clk='0' then
d<=qq;
end if ;
end process;
---------------------------------------------------------- process(clk)
begin
if (clk'event and clk='1') then
if (b='0000000') then
c <= '0';
elsif (b=con)
c <= '1';
end if;
end if;
end process; c <= 'c' 有需要加入這行嗎? 發表人 - x8051 於 2005/05/05 00:39:51
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s831019
一般會員 發表:0 回覆:3 積分:0 註冊:2005-05-02 發送簡訊給我 |
你用的是altera的FPGA,
以10K為例,FPGA上的編號10Kxxxxxxx-2,
最後的-2表示每個logic cell的delay time 是2ns,
而FPGA可以跑多快,取決於一個D-flipflop到下一個D-flipflop
之間要經過多少個logic cell,logic cell越多速度當然越慢,
這和tool沒什麼關係,是製程上就決定了,
只不過QuartusII支援的FPGA比較多比較新,
至於可以跑多快我也不是很了解,設計的方法影響也很大;
另外就是" > "這個語法並沒有問題,
只是" > "會合成10-bit的減法器,
減法器的logic cell比較多,跑不快,
所以才建議你換個寫法...
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sn903209
初階會員 發表:53 回覆:86 積分:32 註冊:2005-03-27 發送簡訊給我 |
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